Chip Gallery

信頼性可変粗粒度再構成デバイス

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx4mm
トランジスタ数: 7,143k
ゲート数: 1,787k
設計者: Dawood君，郡浦君，原田君、密山先生、橋本
テープアウト: 2010/2

チップ題目: 信頼性可変粗粒度再構成可能アレイ
概要：ソフトエラーによる集積回路の誤動作や経年劣化による摩耗故障が顕在化してきている. 我々は, アプリケーションと環境に
応じた信頼性への要求を実現する再構成可能デバイスの実現を目指して研究を進めている. 本試作では, これまでに開発を進めてき
た基本構成要素毎に冗長度を設定することで柔軟な信頼性を実現する信頼性可変粗粒度再構成可能アレイ［FPL, 2009］のプロトタ
イプ回路を実装した. 試作した再構成可能アレイ上にFIRフィルタなどの信号処理回路をマッピングし, アルファ線源を用いた加速
試験を行ったところ, 回路構成情報メモリ上のデータの平均寿命を測定することで, 異なるソフトエラー耐性を適応的な冗長構成に
よって実現できることを実証し, 信頼性（平均寿命）と使用リソース量のトレードオフを示した. さらに, 画像処理におけるソ
フトエラー耐性の評価環境を構築し, 2種類の異なる信頼性レベルにおけるソフトエラー耐性の違いを可視化することに成功した.

オンチップばらつきセンサ

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 約 691k トランジスタ (691,118)
ゲート数: 約 173k ゲート (172,780)
設計者: 新開君，橋本
テープアウト: 2009/12/10

ソフトエラー耐性評価回路

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx4mm
トランジスタ数: 3710k (SRAM以外)
ゲート数: 928k (SRAM以外)
設計者: 更田君，原田君，橋本
テープアウト: 2009/8

チップ題目: ソフトエラー耐性評価回路

概要： 本試作では、サブスレッショルドSRAMの中性子線に対するソフトエラー耐性を測定し、実用的なエラー耐性を有するかどうかを明らかにすることを目的とした。また、低電圧組み合わせ回路に発生する放射線起因一過性パルス(SET; single event transient)のパルス幅や一過性複数パルス(SEMT; single event multiple transients)確率を取得することも目的とした。本目的実現のため、0.3Vでも動作する256kb10T SRAM、electrical maskingを利用したSETパルス幅測定回路[ISQED, 2010]、ならびに新たなSEMT測定回路をチップ上に搭載した。大阪大学核物理センターにおいて実施した中性子照射実験では、SRAMを1.0Vから0.3Vの電源電圧で動作させ、ソフトエラー率の変化を測定した。また、複数ビット反転の電源電圧依存性や中性子ビーム照射角度への依存性も評価した．SETパルス幅測定については測定回路の動作は確認できたが、ターゲット回路の製造ばらつきによりSETのパルス幅の分布は得られなかった。また、SEMTの測定においては、SEMT発生割合の電源電圧依存性や基板バイアス依存性、空間的分布を測定した。

信頼性可変粗粒度再構成デバイス

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: Dawood君，郡浦君，密山先生、橋本
テープアウト: 2009/7

サブスレッショルドプロセッサ

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: 更田君，黒田君，天木君、高井君、橋本
テープアウト: 2009/7

タイミングエラー予告信号による適応的速度制御回路評価TEG

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: 更田君，濱本君，橋本
テープアウト: 2008/11


題目: タイミングエラー予告信号による適応的速度制御回路評価TEG

概要：超低電力デジタル回路を実現する手法として, サブスレッショルド回路が注目
されている. サブスレッショルド回路とは,MOSトランジスタの閾値電圧よりも低い
電圧で動作する回路のことで, 低速・超低電力という特徴を有している. 一方で,
製造ばらつきや温度変化によって回路速度が大きく変動するという問題点があり,
従来のワーストケースを前にした回路設計では大きな設計マージンが必要となり
電力効率が悪い. したがって, 遅延変動を動的に検出し補償する回路が求められて
いる. 本チップでは, 加算器を対象として, タイミング余裕の検出回路を用いた
動的な速度制御回路の実装を行った. タイミング余裕の検出には, カナリアFFと
呼ばれるタイミングエラーを事前に予告する回路を適用し, 速度制御回路には,
基板バイアスにより制御を行う回路を実装した.本報告時点では加算器が正常に
動作することを確認しており, 今後詳細評価を進める予定である.

オンチップばらつきモニタ回路の試作

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 約 1M トランジスタ (1,011,714)
ゲート数: 約 250k ゲート (252,929)
設計者: 阿部君，原田君，天木君，橋本
テープアウト: 2008/11/20

VDEC年報2009の記事です。

題目: オンチップばらつきモニタ回路の試作

概要：本試作では, 製造ばらつき, 環境変動のセンシング技術確立のため, 簡潔かつ
性能補償に必要な情報が得られるセンサの開発を目標とし, 以下のテストチップを
設計した. 試作回路の基本ブロックであるばらつきセンサブロックは, デコーダや
セレクタ, 複数種類のROで構成される. 規則的にばらつきセンサブロックを敷き詰める
ことで, 近隣ブロックのROの特性との平均を取り,より多くの段数時のばらつき情報が
近似的に得られる. また, NMOS/PMOSのWを変則的に変えたROの発振結果を用いて, 応答
曲面法によりNMOS/PMOSのばらつき推定・分離を行う. そして, 推定したNMOS/PMOS
ばらつき情報をもとに, 制御用ROに基板バイアスをかけ, 発振周波数やリーク電流などの
変化を観測する. この観測結果とトランジスタ単体の特性を比較することで, 推定
したNMOS/PMOS ばらつきの妥当性を評価する. 現在までに, 発振信号が出力され,
セレクト信号を変化させると発振信号も変化することを確認している.

周期ゆらぎを利用した真性乱数生成回路

プロセス: 180nm CMOS5層アルミ配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 1,000~10,000トランジスタ
ゲート数: ?ゲート
設計者: 天木君、橋本
テープアウト: 2008/7

VDEC年報2009の記事です。

チップ題目: オシレータサンプリング方式乱数生成回路

概要：熱雑音などのランダムな物理現象から生成される物理乱数がある.中でも各ビット同
士が無相関であり, 1/0の出現確率が等しいものを真性乱数といい, セキュリティ用途に適
する. 本回路では, 低速高速の二つのオシレータを使用する, オシレータサンプリング方式
の真性乱数生成回路を実装した. 本回路では低速オシレータに分周器を繋いでおり, 分周に
よる乱数品質への影響を調べることができる. また, 高速オシレータを構成するインバータ
一つおきに, Nウェル電位を外部から与えることが可能となっている. これにより高速オシ
レータのデューティ比を調節し, デューティ比が乱数品質に与える影響についても調べるこ
とができる. 実測により, 基板電位を外部から与えない乱数生成回路については, ランダム
らしきビット列を得られることを確認した. IOまわりに不具合があり, 基板電位を与える
ピンとVDDOの間の抵抗を測定したところ, 300オーム程度しかなかった. そのためか, 基
板電位を外部から与えるように設計した乱数生成回路については動作を確認できなかった.