Friday, April 02, 2010
試作チップ17(65nm)
信頼性可変粗粒度再構成デバイス
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: Dawood君，郡浦君，密山先生、橋本
テープアウト: 2009/7
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: Dawood君，郡浦君，密山先生、橋本
テープアウト: 2009/7
# posted by Masanori Hashimoto @ 8:37 PM 
