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周期ゆらぎを利用した真性乱数生成回路

プロセス: 180nm CMOS5層アルミ配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 1,000~10,000トランジスタ
ゲート数: ?ゲート
設計者: 天木君、橋本
テープアウト: 2008/7

VDEC年報2009の記事です。

チップ題目: オシレータサンプリング方式乱数生成回路

概要：熱雑音などのランダムな物理現象から生成される物理乱数がある.中でも各ビット同
士が無相関であり, 1/0の出現確率が等しいものを真性乱数といい, セキュリティ用途に適
する. 本回路では, 低速高速の二つのオシレータを使用する, オシレータサンプリング方式
の真性乱数生成回路を実装した. 本回路では低速オシレータに分周器を繋いでおり, 分周に
よる乱数品質への影響を調べることができる. また, 高速オシレータを構成するインバータ
一つおきに, Nウェル電位を外部から与えることが可能となっている. これにより高速オシ
レータのデューティ比を調節し, デューティ比が乱数品質に与える影響についても調べるこ
とができる. 実測により, 基板電位を外部から与えない乱数生成回路については, ランダム
らしきビット列を得られることを確認した. IOまわりに不具合があり, 基板電位を与える
ピンとVDDOの間の抵抗を測定したところ, 300オーム程度しかなかった. そのためか, 基
板電位を外部から与えるように設計した乱数生成回路については動作を確認できなかった.