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信頼性可変粗粒度再構成デバイス

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx4mm
トランジスタ数: 7,143k
ゲート数: 1,787k
設計者: Dawood君，郡浦君，原田君、密山先生、橋本
テープアウト: 2010/2

チップ題目: 信頼性可変粗粒度再構成可能アレイ
概要：ソフトエラーによる集積回路の誤動作や経年劣化による摩耗故障が顕在化してきている. 我々は, アプリケーションと環境に
応じた信頼性への要求を実現する再構成可能デバイスの実現を目指して研究を進めている. 本試作では, これまでに開発を進めてき
た基本構成要素毎に冗長度を設定することで柔軟な信頼性を実現する信頼性可変粗粒度再構成可能アレイ［FPL, 2009］のプロトタ
イプ回路を実装した. 試作した再構成可能アレイ上にFIRフィルタなどの信号処理回路をマッピングし, アルファ線源を用いた加速
試験を行ったところ, 回路構成情報メモリ上のデータの平均寿命を測定することで, 異なるソフトエラー耐性を適応的な冗長構成に
よって実現できることを実証し, 信頼性（平均寿命）と使用リソース量のトレードオフを示した. さらに, 画像処理におけるソ
フトエラー耐性の評価環境を構築し, 2種類の異なる信頼性レベルにおけるソフトエラー耐性の違いを可視化することに成功した.