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ソフトエラー耐性評価回路

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx4mm
トランジスタ数: 3710k (SRAM以外)
ゲート数: 928k (SRAM以外)
設計者: 更田君，原田君，橋本
テープアウト: 2009/8

チップ題目: ソフトエラー耐性評価回路

概要： 本試作では、サブスレッショルドSRAMの中性子線に対するソフトエラー耐性を測定し、実用的なエラー耐性を有するかどうかを明らかにすることを目的とした。また、低電圧組み合わせ回路に発生する放射線起因一過性パルス(SET; single event transient)のパルス幅や一過性複数パルス(SEMT; single event multiple transients)確率を取得することも目的とした。本目的実現のため、0.3Vでも動作する256kb10T SRAM、electrical maskingを利用したSETパルス幅測定回路[ISQED, 2010]、ならびに新たなSEMT測定回路をチップ上に搭載した。大阪大学核物理センターにおいて実施した中性子照射実験では、SRAMを1.0Vから0.3Vの電源電圧で動作させ、ソフトエラー率の変化を測定した。また、複数ビット反転の電源電圧依存性や中性子ビーム照射角度への依存性も評価した．SETパルス幅測定については測定回路の動作は確認できたが、ターゲット回路の製造ばらつきによりSETのパルス幅の分布は得られなかった。また、SEMTの測定においては、SEMT発生割合の電源電圧依存性や基板バイアス依存性、空間的分布を測定した。