Chip Gallery

タイミングエラー予告信号による適応的速度制御回路評価TEG

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: 更田君，濱本君，橋本
テープアウト: 2008/11


題目: タイミングエラー予告信号による適応的速度制御回路評価TEG

概要：超低電力デジタル回路を実現する手法として, サブスレッショルド回路が注目
されている. サブスレッショルド回路とは,MOSトランジスタの閾値電圧よりも低い
電圧で動作する回路のことで, 低速・超低電力という特徴を有している. 一方で,
製造ばらつきや温度変化によって回路速度が大きく変動するという問題点があり,
従来のワーストケースを前にした回路設計では大きな設計マージンが必要となり
電力効率が悪い. したがって, 遅延変動を動的に検出し補償する回路が求められて
いる. 本チップでは, 加算器を対象として, タイミング余裕の検出回路を用いた
動的な速度制御回路の実装を行った. タイミング余裕の検出には, カナリアFFと
呼ばれるタイミングエラーを事前に予告する回路を適用し, 速度制御回路には,
基板バイアスにより制御を行う回路を実装した.本報告時点では加算器が正常に
動作することを確認しており, 今後詳細評価を進める予定である.