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オンチップばらつきモニタ回路の試作

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 約 1M トランジスタ (1,011,714)
ゲート数: 約 250k ゲート (252,929)
設計者: 阿部君，原田君，天木君，橋本
テープアウト: 2008/11/20

VDEC年報2009の記事です。

題目: オンチップばらつきモニタ回路の試作

概要：本試作では, 製造ばらつき, 環境変動のセンシング技術確立のため, 簡潔かつ
性能補償に必要な情報が得られるセンサの開発を目標とし, 以下のテストチップを
設計した. 試作回路の基本ブロックであるばらつきセンサブロックは, デコーダや
セレクタ, 複数種類のROで構成される. 規則的にばらつきセンサブロックを敷き詰める
ことで, 近隣ブロックのROの特性との平均を取り,より多くの段数時のばらつき情報が
近似的に得られる. また, NMOS/PMOSのWを変則的に変えたROの発振結果を用いて, 応答
曲面法によりNMOS/PMOSのばらつき推定・分離を行う. そして, 推定したNMOS/PMOS
ばらつき情報をもとに, 制御用ROに基板バイアスをかけ, 発振周波数やリーク電流などの
変化を観測する. この観測結果とトランジスタ単体の特性を比較することで, 推定
したNMOS/PMOS ばらつきの妥当性を評価する. 現在までに, 発振信号が出力され,
セレクト信号を変化させると発振信号も変化することを確認している.