Friday, April 02, 2010
試作チップ19(65nm)
オンチップばらつきセンサ
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 約 691k トランジスタ (691,118)
ゲート数: 約 173k ゲート (172,780)
設計者: 新開君，橋本
テープアウト: 2009/12/10
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 約 691k トランジスタ (691,118)
ゲート数: 約 173k ゲート (172,780)
設計者: 新開君，橋本
テープアウト: 2009/12/10
# posted by Masanori Hashimoto @ 8:44 PM 
