Friday, April 02, 2010
試作チップ16(65nm)
サブスレッショルドプロセッサ
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: 更田君，黒田君，天木君、高井君、橋本
テープアウト: 2009/7
プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ??
ゲート数: ??
設計者: 更田君，黒田君，天木君、高井君、橋本
テープアウト: 2009/7
# posted by Masanori Hashimoto @ 8:35 PM 
