Chip Gallery

原田 LEAP LPT4S SC16

LEAP LPT-4S SC08

大政 VDEC 2012/10/10 TO

原田 LEAP LPT-3

天木、原田 TED 2012/8 TO

Igors 2012/7/25 TO

Dawood, 郡浦 VDEC 2012/4/4 TO

Dawood, 郡浦 VDEC 2012/2/22 TO

プロセス: 65nm CMOS 12層配線プロセス (VDEC)
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計者: 天木君、橋本
テープアウト: 2011/11/20

題目：耐環境変動オシレータベース真性乱数生成回路の試作２

オシレータサンプリング方式真性乱数生成回路の環境変動に対する耐性を高めるためには、高速オシレータのデューティ比を自律的に調整することが有効と考えられる。また、インジェクションロッキングを利用した乱数生成回路への攻撃方法が提案されており、攻撃によるゆらぎ量低下への対応が要求されている。本試作では、デューティ比モニタおよびデューティ比調整回路から構成される、デューティ比自動調整機構を実装した。また、オシレータに対するインジェクションロッキング攻撃の評価を行うため、NAND列を用いた電源ノイズ発生源および電源ノイズ測定回路を実装した。さらに、ゆらぎ量低下を検知するためのゆらぎモニタを実装した。提案するデューティ比自動調整機構により、温度を 5 ～ 60 [℃]と変化させた場合の `1' 出現確率変動量を 0.90 [%] から 0.05 [%]に低減できることを確認した。これは、NIST Frequency test に合格するのに十分な低減効果である。また、デューティ比モニタは、ランダムサンプリング法を用いたデューティ比推定方法と比較して 3,500 倍高速にデューティ比を推定可能であることを確認した。さらに、電源ノイズ発生源を用いた評価から、印加する電源ノイズの周波数とオシレータの周波数が近いとき、ゆらぎ量が低下することを確認した。

信田 2011/11/18 TO

Igors 2011/7/27 TO

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計担当者: 天木君、原田君、橋本
テープアウト: 2011/4

題目（天木分）：耐環境変動オシレータベース真性乱数生成回路の試作１

オシレータサンプリング方式真性乱数生成回路においては、低速オシレータのゆらぎ量を大きくすることと、高速オシレータのデューティ比を適切な値に設定することが重要である。本試作では、負荷を利用したゆらぎ増幅回路とゆらぎモニタ回路、デューティ比モニタ回路とデューティ比調整回路を実装した。ゆらぎ増幅回路においては、25 ℃において 2.2 倍のゆらぎ利得を達成した。また、デューティ比調整回路により、44.3 ～ 45.7 [%]の範囲で、約 0.2 [%]の解像度でデューティ比を調整できることを確認した。また、ゆらぎモニタ回路においては、オシレータのゆらぎ量が小さい場合に自動的に分周を行う動作を確認した。一方、デューティ比モニタ回路については、設計上の論理的なミスにより、動作を確認することができなかった。

Igors 2010/10/18 TO

原田 TED 2010/10/6 TO

物理乱数生成器

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計者: 天木君、高井君、橋本
テープアウト: 2010/8/24

チップ題目: 周期ゆらぎ増幅回路とデューティ比調整回路の試作

概要：オシレータサンプリング方式乱数生成回路は, 回路の内部雑音に起因するランダムな周期ゆらぎを利用して予測不可能な乱数を生成する回路であ
る. しかし, 出力の統計的ランダム性が低いため, ビットに対して後処理を行うことが一般的であり, そのために面積・電力コストが増大している. 高品質
の乱数を得るためには, オシレータの周期ゆらぎ量を大きくすること, また, オシレータのデューティ比を精密に調整することが必要である. そこで本試作
では, 速度制御可能バッファを用いてゆらぎを増幅する回路, およびプログラマブルバッファを用いてデューティ比を詳細に調整する回路を実装した. デュ
ーティ比調整回路の測定結果より, 7段リングオシレータのデューティ比が, 49.81~50.69 ［%］ の範囲で0.22 ［%］の精度で調整可能であり, 乱数テスト
合格に必要な性能を満足していることを確認した. 一方, ゆらぎ増幅回路では, 今回用いた速度切り替え法が想定よりも長いレイテンシとなったため, 別の
切り替え法を用いた実装での増幅率に達しなかった.

放射線起因一過性パルス(SET) パルス幅測定回路

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 1,196k
ゲート数: 299k
設計者: 原田君、橋本
テープアウト: 2010/8

チップ題目: 放射線起因一過性パルス(SET) パルス幅測定回路の改善版試作

概要： 本試作では，試作チップ18の放射線起因一過性パルス(SET)のパルス幅測定回路を改善し，製造ばらつきや負バイアス温度不安定性(NBTI)によるパルス幅変動の除去と高いSETターゲット面積効率の実現を目的とした．試作回路では，10段のインバータチェインを並列化したものを1個のパルス幅測定回路に収束することで，高いターゲット回路面積を実現した．また，SETの伝播経路によるパルス幅の変動を校正するための校正機構を実装した．試作チップを用いて中性子照射実験を実施し，SETのパルス幅分布を取得可能であることを確認した．また，回路の校正によりチップ間/チップ内製造ばらつきがパルス幅測定にとって無視できないものであることを確認した．