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物理乱数生成器

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計者: 天木君、高井君、橋本
テープアウト: 2010/8/24

チップ題目: 周期ゆらぎ増幅回路とデューティ比調整回路の試作

概要：オシレータサンプリング方式乱数生成回路は, 回路の内部雑音に起因するランダムな周期ゆらぎを利用して予測不可能な乱数を生成する回路であ
る. しかし, 出力の統計的ランダム性が低いため, ビットに対して後処理を行うことが一般的であり, そのために面積・電力コストが増大している. 高品質
の乱数を得るためには, オシレータの周期ゆらぎ量を大きくすること, また, オシレータのデューティ比を精密に調整することが必要である. そこで本試作
では, 速度制御可能バッファを用いてゆらぎを増幅する回路, およびプログラマブルバッファを用いてデューティ比を詳細に調整する回路を実装した. デュ
ーティ比調整回路の測定結果より, 7段リングオシレータのデューティ比が, 49.81~50.69 ［%］ の範囲で0.22 ［%］の精度で調整可能であり, 乱数テスト
合格に必要な性能を満足していることを確認した. 一方, ゆらぎ増幅回路では, 今回用いた速度切り替え法が想定よりも長いレイテンシとなったため, 別の
切り替え法を用いた実装での増幅率に達しなかった.