Chip Gallery

プロセス: 65nm CMOS 12層配線プロセス (VDEC)
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計者: 天木君、橋本
テープアウト: 2011/11/20

題目：耐環境変動オシレータベース真性乱数生成回路の試作２

オシレータサンプリング方式真性乱数生成回路の環境変動に対する耐性を高めるためには、高速オシレータのデューティ比を自律的に調整することが有効と考えられる。また、インジェクションロッキングを利用した乱数生成回路への攻撃方法が提案されており、攻撃によるゆらぎ量低下への対応が要求されている。本試作では、デューティ比モニタおよびデューティ比調整回路から構成される、デューティ比自動調整機構を実装した。また、オシレータに対するインジェクションロッキング攻撃の評価を行うため、NAND列を用いた電源ノイズ発生源および電源ノイズ測定回路を実装した。さらに、ゆらぎ量低下を検知するためのゆらぎモニタを実装した。提案するデューティ比自動調整機構により、温度を 5 ～ 60 [℃]と変化させた場合の `1' 出現確率変動量を 0.90 [%] から 0.05 [%]に低減できることを確認した。これは、NIST Frequency test に合格するのに十分な低減効果である。また、デューティ比モニタは、ランダムサンプリング法を用いたデューティ比推定方法と比較して 3,500 倍高速にデューティ比を推定可能であることを確認した。さらに、電源ノイズ発生源を用いた評価から、印加する電源ノイズの周波数とオシレータの周波数が近いとき、ゆらぎ量が低下することを確認した。