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放射線起因一過性パルス(SET) パルス幅測定回路

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: 1,196k
ゲート数: 299k
設計者: 原田君、橋本
テープアウト: 2010/8

チップ題目: 放射線起因一過性パルス(SET) パルス幅測定回路の改善版試作

概要： 本試作では，試作チップ18の放射線起因一過性パルス(SET)のパルス幅測定回路を改善し，製造ばらつきや負バイアス温度不安定性(NBTI)によるパルス幅変動の除去と高いSETターゲット面積効率の実現を目的とした．試作回路では，10段のインバータチェインを並列化したものを1個のパルス幅測定回路に収束することで，高いターゲット回路面積を実現した．また，SETの伝播経路によるパルス幅の変動を校正するための校正機構を実装した．試作チップを用いて中性子照射実験を実施し，SETのパルス幅分布を取得可能であることを確認した．また，回路の校正によりチップ間/チップ内製造ばらつきがパルス幅測定にとって無視できないものであることを確認した．