Chip Gallery

プロセス: 65nm CMOS 12層配線プロセス
チップサイズ: 2mmx2mm
トランジスタ数: ????
ゲート数: ????
設計担当者: 天木君、原田君、橋本
テープアウト: 2011/4

題目（天木分）：耐環境変動オシレータベース真性乱数生成回路の試作１

オシレータサンプリング方式真性乱数生成回路においては、低速オシレータのゆらぎ量を大きくすることと、高速オシレータのデューティ比を適切な値に設定することが重要である。本試作では、負荷を利用したゆらぎ増幅回路とゆらぎモニタ回路、デューティ比モニタ回路とデューティ比調整回路を実装した。ゆらぎ増幅回路においては、25 ℃において 2.2 倍のゆらぎ利得を達成した。また、デューティ比調整回路により、44.3 ～ 45.7 [%]の範囲で、約 0.2 [%]の解像度でデューティ比を調整できることを確認した。また、ゆらぎモニタ回路においては、オシレータのゆらぎ量が小さい場合に自動的に分周を行う動作を確認した。一方、デューティ比モニタ回路については、設計上の論理的なミスにより、動作を確認することができなかった。