Tuesday, March 25, 2008
試作チップ11(90nm)
ダイナミック電源ノイズ波形測定の第2弾。
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 200,000トランジスタ
ゲート数: 50,000ゲート
設計者: 小笠原君、橋本
テープアウト: 2007/7
VDEC年報2007の記事です。
チップ題目: オンチップ電源ノイズ評価TEG (AS9007_2)
チップ概要:
本試作では電源ノイズによる電源電圧変動を測定する回路を実装し、電源ノイズの測定を試みた。
ノイズ測定回路はリングオシレータを基にした回路で、インバータとトランスミッションゲートから
構成される[1]。この回路はデジタル回路素子のみで電源ノイズ波形を観測することが可能である。
前回試作より改良を行い、サンプリング性能の向上を試みた。測定結果から、電源ノイズ測定回路の
動作、および性能を確認した。施した改良により、サンプリング性能(速度、電圧分解能)の向上など
が確認された。この回路を用いて電源ノイズ波形を測定し、デカップリング容量、基板等による電源
ノイズ低減の効果の検証を行った。
[1] Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise Measurement with All
Digital Gated Oscillator for Evaluating Decoupling Capacitance Effect,'' Proc. CICC, pp.783-786, 2007
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 200,000トランジスタ
ゲート数: 50,000ゲート
設計者: 小笠原君、橋本
テープアウト: 2007/7
VDEC年報2007の記事です。
チップ題目: オンチップ電源ノイズ評価TEG (AS9007_2)
チップ概要:
本試作では電源ノイズによる電源電圧変動を測定する回路を実装し、電源ノイズの測定を試みた。
ノイズ測定回路はリングオシレータを基にした回路で、インバータとトランスミッションゲートから
構成される[1]。この回路はデジタル回路素子のみで電源ノイズ波形を観測することが可能である。
前回試作より改良を行い、サンプリング性能の向上を試みた。測定結果から、電源ノイズ測定回路の
動作、および性能を確認した。施した改良により、サンプリング性能(速度、電圧分解能)の向上など
が確認された。この回路を用いて電源ノイズ波形を測定し、デカップリング容量、基板等による電源
ノイズ低減の効果の検証を行った。
[1] Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise Measurement with All
Digital Gated Oscillator for Evaluating Decoupling Capacitance Effect,'' Proc. CICC, pp.783-786, 2007
# posted by Masanori Hashimoto @ 3:46 PM
試作チップ12(90nm)
ダイナミック電源ノイズ波形測定の第3弾。
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 小笠原君、更田君、濱本君、橋本
テープアウト: 2007/10
VDEC年報2007の記事です。
チップ題目: デカップリング容量評価TEGおよびタイミング余裕検出回路評価TEG (AS9007_3)
チップ概要:
本チップは2つの回路からなる。1) 近年のプロセスにおけるSoCの物理設計では電源ノイズの考慮と対策が必要不可欠となっている。デカップリング容量は電源ノイズ対策で頻繁に用いられるが、トランジスタのゲート容量を利用するため、面積オーバーヘッドやゲートリーク電流の問題が存在する。本チップでは、面積あたりの電源ノイズ低減効果を大きくすることのできる手法を用いたデカップリング容量を実装した。本試作チップを用いて測定を行い、実装した回路素子の動作、特性を検証すると同時に、測定結果に基づいてより効率的な設計について検討を行う予定である。2) サブスレッショルド回路は、製造ばらつきや温度変化によって回路動作速度が大きく変動する問題点がある。ワーストケースを前提にした回路設計では大きな設計マージンが必要であり電力効率が悪い。製造後に遅延変動を動的に検出し補償する回路が求められている。本チップでは、動的にタイミング余裕を検出する回路を実装した。
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 小笠原君、更田君、濱本君、橋本
テープアウト: 2007/10
VDEC年報2007の記事です。
チップ題目: デカップリング容量評価TEGおよびタイミング余裕検出回路評価TEG (AS9007_3)
チップ概要:
本チップは2つの回路からなる。1) 近年のプロセスにおけるSoCの物理設計では電源ノイズの考慮と対策が必要不可欠となっている。デカップリング容量は電源ノイズ対策で頻繁に用いられるが、トランジスタのゲート容量を利用するため、面積オーバーヘッドやゲートリーク電流の問題が存在する。本チップでは、面積あたりの電源ノイズ低減効果を大きくすることのできる手法を用いたデカップリング容量を実装した。本試作チップを用いて測定を行い、実装した回路素子の動作、特性を検証すると同時に、測定結果に基づいてより効率的な設計について検討を行う予定である。2) サブスレッショルド回路は、製造ばらつきや温度変化によって回路動作速度が大きく変動する問題点がある。ワーストケースを前提にした回路設計では大きな設計マージンが必要であり電力効率が悪い。製造後に遅延変動を動的に検出し補償する回路が求められている。本チップでは、動的にタイミング余裕を検出する回路を実装した。
# posted by Masanori Hashimoto @ 3:46 PM
試作チップ10(90nm)
ばらつき測定用デバイスアレイ。
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 更田君、濱本君、橋本
テープアウト: 2007/7
VDEC年報2007の記事です。
チップ題目: サブスレッショルド特性ばらつき評価アレイ回路 (AS9007_1)
チップ概要:
超低電力CMOSデジタル回路を実現する手法として、サブスレッショルド回路が注目されている。サブスレッショルド回路とは、トランジスタの閾値電圧よりも低い電圧で動作する回路のことで、低速・低消費電力という特徴を有している。一方で、製造ばらつきによりその特性が大きく変動するという問題点がある。本チップでは、サブスレッショルド回路における製造ばらつきの影響を測定・評価するために、NMOS/PMOSとリングオシレータをアレイ状に配置した回路を設計した。本回路では、6400個のトランジスタの電流電圧特性と、2800個のリングオシレータの発振周波数を測定できる。また、各デバイスに対して、任意の基板バイアス電圧を印加して測定できるよう設計を行った。本アレイ回路の測定を行い、サブスレッショルド特性のばらつきのモデル化・検証を行った。基板バイアスによる特性の制御性についても評価を行った。また、本回路とは別に、基板バイアス電圧を印加する位置と制御性の関係を観測する回路を実装した。
プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 更田君、濱本君、橋本
テープアウト: 2007/7
VDEC年報2007の記事です。
チップ題目: サブスレッショルド特性ばらつき評価アレイ回路 (AS9007_1)
チップ概要:
超低電力CMOSデジタル回路を実現する手法として、サブスレッショルド回路が注目されている。サブスレッショルド回路とは、トランジスタの閾値電圧よりも低い電圧で動作する回路のことで、低速・低消費電力という特徴を有している。一方で、製造ばらつきによりその特性が大きく変動するという問題点がある。本チップでは、サブスレッショルド回路における製造ばらつきの影響を測定・評価するために、NMOS/PMOSとリングオシレータをアレイ状に配置した回路を設計した。本回路では、6400個のトランジスタの電流電圧特性と、2800個のリングオシレータの発振周波数を測定できる。また、各デバイスに対して、任意の基板バイアス電圧を印加して測定できるよう設計を行った。本アレイ回路の測定を行い、サブスレッショルド特性のばらつきのモデル化・検証を行った。基板バイアスによる特性の制御性についても評価を行った。また、本回路とは別に、基板バイアス電圧を印加する位置と制御性の関係を観測する回路を実装した。
# posted by Masanori Hashimoto @ 3:45 PM
