Chip Gallery

ダイナミック電源ノイズ波形測定の第3弾。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 小笠原君、更田君、濱本君、橋本
テープアウト: 2007/10

VDEC年報2007の記事です。

チップ題目: デカップリング容量評価TEGおよびタイミング余裕検出回路評価TEG (AS9007_3)
チップ概要:
本チップは2つの回路からなる。1) 近年のプロセスにおけるSoCの物理設計では電源ノイズの考慮と対策が必要不可欠となっている。デカップリング容量は電源ノイズ対策で頻繁に用いられるが、トランジスタのゲート容量を利用するため、面積オーバーヘッドやゲートリーク電流の問題が存在する。本チップでは、面積あたりの電源ノイズ低減効果を大きくすることのできる手法を用いたデカップリング容量を実装した。本試作チップを用いて測定を行い、実装した回路素子の動作、特性を検証すると同時に、測定結果に基づいてより効率的な設計について検討を行う予定である。2) サブスレッショルド回路は、製造ばらつきや温度変化によって回路動作速度が大きく変動する問題点がある。ワーストケースを前提にした回路設計では大きな設計マージンが必要であり電力効率が悪い。製造後に遅延変動を動的に検出し補償する回路が求められている。本チップでは、動的にタイミング余裕を検出する回路を実装した。