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ダイナミック電源ノイズ波形測定の第2弾。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 200,000トランジスタ
ゲート数: 50,000ゲート
設計者: 小笠原君、橋本
テープアウト: 2007/7

VDEC年報2007の記事です。

チップ題目: オンチップ電源ノイズ評価TEG (AS9007_2)
チップ概要:
本試作では電源ノイズによる電源電圧変動を測定する回路を実装し、電源ノイズの測定を試みた。
ノイズ測定回路はリングオシレータを基にした回路で、インバータとトランスミッションゲートから
構成される[1]。この回路はデジタル回路素子のみで電源ノイズ波形を観測することが可能である。
前回試作より改良を行い、サンプリング性能の向上を試みた。測定結果から、電源ノイズ測定回路の
動作、および性能を確認した。施した改良により、サンプリング性能(速度、電圧分解能)の向上など
が確認された。この回路を用いて電源ノイズ波形を測定し、デカップリング容量、基板等による電源
ノイズ低減の効果の検証を行った。
[1] Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise Measurement with All
Digital Gated Oscillator for Evaluating Decoupling Capacitance Effect,'' Proc. CICC, pp.783-786, 2007