Chip Gallery

ばらつき測定用デバイスアレイ。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: ???トランジスタ
ゲート数: ???ゲート
設計者: 更田君、濱本君、橋本
テープアウト: 2007/7

VDEC年報2007の記事です。

チップ題目: サブスレッショルド特性ばらつき評価アレイ回路 (AS9007_1)
チップ概要:
超低電力CMOSデジタル回路を実現する手法として、サブスレッショルド回路が注目されている。サブスレッショルド回路とは、トランジスタの閾値電圧よりも低い電圧で動作する回路のことで、低速・低消費電力という特徴を有している。一方で、製造ばらつきによりその特性が大きく変動するという問題点がある。本チップでは、サブスレッショルド回路における製造ばらつきの影響を測定・評価するために、NMOS/PMOSとリングオシレータをアレイ状に配置した回路を設計した。本回路では、6400個のトランジスタの電流電圧特性と、2800個のリングオシレータの発振周波数を測定できる。また、各デバイスに対して、任意の基板バイアス電圧を印加して測定できるよう設計を行った。本アレイ回路の測定を行い、サブスレッショルド特性のばらつきのモデル化・検証を行った。基板バイアスによる特性の制御性についても評価を行った。また、本回路とは別に、基板バイアス電圧を印加する位置と制御性の関係を観測する回路を実装した。