Chip Gallery

ダイナミック電源ノイズ波形測定。本研究成果について、CICC2007, ASP-DAC2008で発表を行いました。ASP-DAC2008 では University LSI Design Contestで、Special Feature Awardを受賞しました。2008年第10回LSI IPデザインアワードで研究助成賞を受賞しました。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 400,000
ゲート数: 100,000
テープアウト日:2006/11/19
設計者: 小笠原君、橋本

VDEC年報2006の記事です。

チップ題目: 電源ノイズ波形測定TEG(AS9006_6)
チップ概要:
本試作では電源ノイズによる電源電圧変動を測定する回路を実装し、
電源ノイズを測定することを目的とする。電源ノイズ測定回路は1つのTEGにつき、
動作段数が可変であるNANDゲート12段を512個配置して電源ノイズを発生させる。
各種の条件を変えて配置したTEGの数は12個である。
電源ノイズ波形測定回路は繰り返し発生する
ノイズ波形をサンプリングし、電源ノイズの波形を測定する回路である。
ノイズ発生回路、電源ノイズ測定回路はPLLの生成する
クロックに同期して動作する。
ノイズ測定回路を用いてオンチップに意図的に追加される、
または必然的に寄生する容量が電源ノイズに与える影響を測定する。
測定結果から、実装した電源ノイズ測定回路が電源ノイズ波形を
サンプリングすることが可能であることを確認し、
今後このプロセスにおける測定回路のサンプリング性能限界、
電圧精度などの情報を得る予定である。
各TEGの測定結果の比較から、オンチップに付加される、
または寄生する容量が電源ノイズに与える影響を観測した。