Chip Gallery

無歪み伝送線路の特性を評価するためのテストチップ。UCSDのCK Cheng先生、京都大学土谷亮先生との共同研究です。

プロセス: 0.35um CMOS 3層アルミ配線プロセス
チップサイズ: 4.9mmX4.9mm
テープアウト: 2006年4月4日
設計者: Haikun Zhu(UCSD), CK CHeng(UCSD), 土谷先生(京大), 橋本

以下はVDEC年報2006の記事です。

チップ題目: シャントコンダクタンスを挿入したオンチップ伝送線路の特性評価 (RO3505_12)
チップ概要:
チップ内の通信性能向上の要求が高まっており，オンチップ伝送線
路を用いた高速信号伝送が有望視されている。本信号伝送では配線
の周波数依存特性による波形歪みや，シンボル間干渉によるジッタ
がスループットを低下させる要因となる．波形歪みを低減するため
に，シャントコンダクタンスを意図的に挿入した無歪み伝送線路が
提案されているが，実デバイスではまだ検証されていなかった。本
試作では無歪み伝送線路を搭載したテストチップを試作し，その特
性の実測を行った. 時間領域アイパターン測定，および周波数領域
Sパラメータ測定を行い，シャントコンダクタンスの有無，シャン
トコンダクタンスの値，および数が配線特性に与える影響を観測し
た. 特に，10Gbpsと高速な信号伝送を行った場合に，シャントコ
ンダクタンスを挿入した無歪み伝送線路において，シャントコン
ダクタンスを挿入していない通常の伝送線路と比較して，優れアイ
パターン特性が得られ，無歪み伝送線路の優位性を実デバイスで確
認した．さらに, シミュレーションによる予測結果と実測結果を比
較し, シミュレーションに用いた配線モデルの妥当性を明らかにした.