Chip Gallery

電源ノイズによる遅延変動評価回路。観測された遅延変動はシミュレーションと非常に良く一致しました。測定結果をIEEE Trans. on CAS-II, CICC2006で発表しました。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数: 130,000
ゲート数: 30,000
テープアウト日:2005/10/25
設計者: 小笠原君、橋本

VDEC年報2005の記事です。

チップ題目:電源ノイズ波形ならびに遅延変動測定 TEG (AS90054)
チップ概要:
本チップは電源・グラウンド線ノイズの波形, およびノイズによるゲート遅延の変動を測定することを目的とする. 1.5mm×1.0mm の領域にグリッド状の電源網を配線し,内部には動作の制御可能なノイズ発生回路を配置して、電源ノイズを発生させる.ノイズ発生回路は PLL で生成されるクロックを入力信号として動作し、動作するゲートの段数を制御することにより, ノイズの発生する時間を調節することができる.回路内に配置したリングオシレータの周期から, 電源ノイズによりゲート遅延が最大約 6 倍に増加する結果が得られた. さらに, PLL の動作周波数を上昇させると電源ノイズの影響が顕著となる傾向や, 電源ノイズの発生源から遠ざかるに従い,電源ノイズの影響が小さくなる傾向が観測された.また, 電源, グラウンド線の波形を外部から観測するため, 電源グリッドには 200 個のパッドを接続した. 引き続き測定を進める予定である。