Chip Gallery

誘導性クロストークノイズによる遅延変動評価回路(チップの上側半分)。阪大に異動して初めてのチップ試作、初めての90nmプロセスで大苦戦でした。測定結果をCICC2005で発表しました。

プロセス: 90nm CMOS6層銅配線プロセス
チップサイズ: 2.4x2.4mm
トランジスタ数:12,000
ゲート数:4,000
テープアウト日:2004/9/29
設計者: 小笠原君、橋本